93722中文資料瑞薩數(shù)據(jù)手冊(cè)PDF規(guī)格書

廠商型號(hào)	93722
功能描述	Low Cost DDR Phase Lock Loop Zero Delay Buffer
文件大小	240.76 Kbytes
頁(yè)面數(shù)量	8 頁(yè)
生產(chǎn)廠商	Renesas Technology Corp
企業(yè)簡(jiǎn)稱	RENESAS【瑞薩】
中文名稱	瑞薩科技有限公司官網(wǎng)
原廠標(biāo)識(shí)
數(shù)據(jù)手冊(cè)	下載地址一下載地址二到原廠下載
更新時(shí)間	2025-1-19 20:00:00

Description

Output Features

DDR Zero Delay Clock Buffer

? Low skew, low jitter PLL clock driver

? I2C for functional and output control

? Feedback pins for input to output synchronization

? Spread Spectrum tolerant inputs

? 3.3V tolerant CLK_INT input

Key Specifications

? PEAK - PEAK jitter (66MHz): <120ps

? PEAK - PEAK jitter (>100MHz): <75ps

? CYCLE - CYCLE jitter (66MHz):<110ps

? CYCLE - CYCLE jitter (>100MHz):<65ps

? OUTPUT - OUTPUT skew: <100ps

? Output Rise and Fall Time: 650ps - 950ps

? DUTY CYCLE: 49.5 - 50.5

供應(yīng)商	型號(hào)	品牌	批號(hào)	封裝	庫(kù)存	備注	價(jià)格
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