PCK857DGG集成電路(IC)的應(yīng)用特定時(shí)鐘/定時(shí)規(guī)格書PDF中文資料
廠商型號(hào) |
PCK857DGG |
參數(shù)屬性 | PCK857DGG 封裝/外殼為48-TFSOP(0.240",6.10mm 寬);包裝為托盤;類別為集成電路(IC)的應(yīng)用特定時(shí)鐘/定時(shí);產(chǎn)品描述:IC CLK BUF DDR 167MHZ 1CIRC |
功能描述 | 66-150MHz Phase Locked Loop Differential 1:10 SDRAM Clock Driver |
封裝外殼 | 48-TFSOP(0.240",6.10mm 寬) |
文件大小 |
62.58 Kbytes |
頁面數(shù)量 |
8 頁 |
生產(chǎn)廠商 | NXP Semiconductors |
企業(yè)簡(jiǎn)稱 |
Philips【飛利浦】 |
中文名稱 | 荷蘭皇家飛利浦官網(wǎng) |
原廠標(biāo)識(shí) | |
數(shù)據(jù)手冊(cè) | |
更新時(shí)間 | 2025-1-26 14:08:00 |
PCK857DGG規(guī)格書詳情
DESCRIPTION
Zero delay buffer to distribute an SSTL differential clock input pair to 10 SSTL_2 differential output pairs. Outputs are slope controlled.
External feedback pin for synchronization of the outputs to the input.
A CMOS style Enable/Disable pin is provided for low power disable.
FEATURES
? Optimized for clock distribution in DDR (Double Data Rate) SDRAM applications
? 1-to-10 differential clock distribution
? Very low skew (< 100ps) and jitter (< 100ps)
? 3V AVCC and 2.5V Vddq
? SSTL_2 interface clock inputs and outputs
? CMOS control signal input
? Test mode enables buffers while disabling PLL
? Low current power-down mode
? Tolerant of Spread Spectrum input clock
? Full DDR solution provided when used with SSTL16857 and CBT3857
產(chǎn)品屬性
- 產(chǎn)品編號(hào):
PCK857DGG,518
- 制造商:
NXP USA Inc.
- 類別:
集成電路(IC) > 應(yīng)用特定時(shí)鐘/定時(shí)
- 包裝:
托盤
- PLL:
是
- 主要用途:
存儲(chǔ)器,DDR,SDRAM
- 輸入:
SSTL-2
- 輸出:
SSTL-2
- 比率 - 輸入:
1:10
- 差分 - 輸入:
是/是
- 頻率 - 最大值:
167MHz
- 電壓 - 供電:
2.3V ~ 2.7V
- 工作溫度:
0°C ~ 85°C
- 安裝類型:
表面貼裝型
- 封裝/外殼:
48-TFSOP(0.240",6.10mm 寬)
- 供應(yīng)商器件封裝:
48-TSSOP
- 描述:
IC CLK BUF DDR 167MHZ 1CIRC
供應(yīng)商 | 型號(hào) | 品牌 | 批號(hào) | 封裝 | 庫存 | 備注 | 價(jià)格 |
---|---|---|---|---|---|---|---|
PHILIPS/飛利浦 |
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TSSOP48 |
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